![CPUs Lunar Lake MX da Intel terão Xe2 Cores, revela vazamento CPUs Lunar Lake MX da Intel terão Xe2 Cores, revela vazamento](https://i0.statig.com.br/bancodeimagens/af/1l/4x/af1l4xvynwixlq8xb2lwmpd7e.jpg)
Um vazamento revelou detalhes de uma apresentação da Intel , que mostra mais das CPUs Lunar Lake da linha MX, voltada para notebooks (MX-Mobile). O grande destaque são os novos Xe2 Cores para os gráficos, que serão implementados nos Core Ultra 7 com 8 Xe2 Cores integrados e os Core Ultra 5 com 7 Xe2 Cores – substituindo a tecnologia Xe Core.
O vazamento inicial foi do usuário YuuKi_AnS, via X ( Twitter ), porém a postagem foi removida e apenas capturas de tela no fórum Anandtech restaram. Mesmo o Meteor Lake ainda não lançado — será somente em 14 de dezembro —, a linha Lunar Lake-MX terá a NPU (Unidade de Processamento Neural) sucessora da Intel, com previsão para 2025.
Um esquema estrutural do chip também foi vazado, mostrando um chip de 27,5x27mm, com um Intel Foveros e dois módulos de DRAM na parte superior, com LPDDR5x-8533 em dual channel.
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É importante ressaltar que alguns desses documentos são informações preliminares, que podem mudar conforme o desenvolvimento do projeto. Como o roadmap já revelava a Lunar Lake para 2024, resta esperar novidades anunciadas pela Intel em eventos futuros.
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Detalhes da CPU Lunar Lake-MX
- CPU : N3B da TSMC, 8 Cores (4P+8E), LTS (Low Temperature Solder) e Reverse Hybrid
- Gráficos : 8 Xe2 Cores, 64 Vector Engines, Systolic AI/Super Scaling e Real Time Ray Tracing
- Mídia e Display : DisplayPort 2.1, HDMI 2.1, eDP 1.4
- NPU : Intel NPU 4.0 integrada
- Segurança : Intel Partner Secure Engine (PSE), algoritmo de criptografia Shah2/348/512
- Memória : LPDDR5x-8533 em dual channel (2x 8 GB ou 2x 16 GB), 8 MB de side cache integrada
- Armazenamento : 4x PCIe Gen5 e 4x PCIe Gen4, 3x Thunderbolt 4/USB 4, 2x USB 3
- Imagem : câmera IPU7 com 16MP, 4 câmeras, HDR e Temporal Noise Reduction 7 (TNR7)
- Áudio : HD Audio de até 192Hz/24-bit, 5 DSP com SDK
- Conectividade : Wi-Fi 7, Bluetooth 5.4
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